La DRAM convencional y la memoria de gran ancho de banda cumplen funciones distintas en los sistemas de computación de IA. Ilustración conceptual editorial proporcionada por el propietario, no un esquema físico preciso ni una fotografía de producto de un fabricante.
Los procesadores de IA necesitan una memoria capaz de almacenar y entregar los datos con suficiente rapidez. Descubre cómo la DRAM, la HBM, el encapsulado avanzado y la competencia entre fabricantes de memoria influyen en la computación de IA y en su costo.
Un procesador de IA depende de la memoria que lo alimenta
Un acelerador de IA trabaja sobre datos, y esos datos tienen que venir de algún sitio. La memoria guarda los datos con los que trabaja el procesador y tiene que entregarlos con la rapidez suficiente para mantenerlo ocupado. Cuando la memoria no da abasto, el procesador espera.
Importan dos propiedades. La capacidad es la cantidad de datos que la memoria puede almacenar. El ancho de banda es la cantidad de datos que puede mover por segundo, y SK hynix lo describe, para la memoria de gran ancho de banda, como la capacidad total de datos que un encapsulado de memoria puede procesar por segundo.
Por eso la memoria se ha convertido en un tema propio dentro de la infraestructura de IA. Un procesador más rápido sirve de poco si la memoria que tiene al lado no puede suministrarle datos al mismo ritmo, y la mejor memoria no sirve de nada si se puede fabricar demasiado poca.
La DRAM convencional y la HBM cumplen funciones distintas
La DRAM convencional es la memoria que la mayoría de los sistemas informáticos utilizan desde hace mucho tiempo. En los servidores suele presentarse en módulos como los RDIMM, y TrendForce informa de que los proveedores de nube y los fabricantes de servidores están comprando más bits para atender la demanda de RDIMM de servidores de uso general que dan soporte a cargas de trabajo de IA agéntica (TrendForce, 30 de septiembre de 2026).
La memoria de gran ancho de banda, o HBM, se fabrica de otra manera. SK hynix la describe como la interconexión vertical de varios chips DRAM, lo que aumenta drásticamente la velocidad de procesamiento de datos en comparación con la DRAM convencional, y Micron la define como DRAM apilada en 3D diseñada para IA, computación de alto rendimiento y cargas de trabajo con uso intensivo de datos. SK hynix considera la HBM4 la sexta generación, después de la HBM original, HBM2, HBM2E, HBM3 y HBM3E.
| Aspecto | DRAM convencional | HBM |
|---|---|---|
| Construcción | Chips DRAM en módulos como los RDIMM de servidor | Varios dies DRAM apilados e interconectados, con un die base por pila |
| Dónde aparece en los sistemas de IA | Memoria principal en servidores de uso general, incluidos los que ejecutan cargas de trabajo de IA agéntica | Memoria conectada a aceleradores de IA, diseñada para un caudal de datos muy alto |
| Qué limita el suministro | Capacidad de procesos avanzados y de obleas | La misma capacidad de procesos avanzados y de obleas, con el rendimiento de fabricación y la producción de los productos de próxima generación todavía en aumento |
| Patrón de costos | Precios de contrato que TrendForce prevé que suban en el 4T26 | Un die base por pila, por lo que el costo no baja en proporción al número de capas |
No son mundos separados. TrendForce informa de que el crecimiento continuo de la demanda de servidores de IA mantiene a la HBM y a la DRAM convencional en competencia por una capacidad limitada de procesos avanzados y de obleas. Fuentes: TrendForce, 29 de septiembre de 2026, TrendForce, 30 de septiembre de 2026, SK hynix y Micron.
La HBM4 eleva las cifras, según los fabricantes
El cambio principal de la HBM4 es una interfaz más ancha. SK hynix afirma que duplicó el número de terminales de E/S respecto a la generación anterior, hasta 2048, y Samsung describe el mismo paso de 1024 a 2048 pines. Tanto una interfaz más ancha como una mayor velocidad por pin aumentan los datos que una pila puede mover.
La velocidad por pin es la segunda palanca. La velocidad de funcionamiento estándar de JEDEC para la HBM4 es de 8 Gbps por pin, y cada fabricante informa de que funciona por encima de ella. Multiplicar los pines por la velocidad y dividir entre ocho da un pico teórico por pila, que es el cálculo que siguen las cifras de abajo.
Qué significa la velocidad por pin para una pila HBM4
Selecciona una velocidad por pin para ver el ancho de banda pico teórico de una pila con una interfaz de 2048 pines.
8 Gbps
Cálculo de TechiesJournal: 2048 × 8 Gbps ÷ 8 = 2.05 TB/s
La velocidad de funcionamiento estándar de JEDEC para la HBM4, que SK hynix señala y que Samsung llama el estándar del sector. Los fabricantes informan de que funcionan por encima de ella.
Más de 10 Gbps
Cálculo de TechiesJournal: 2048 × 10 Gbps ÷ 8 = 2.56 TB/s
SK hynix informa de velocidades de funcionamiento superiores a 10 Gbps en su HBM4 y no da ninguna cifra de ancho de banda. Esta fila usa 10 Gbps como valor mínimo, así que la cifra real es mayor.
11.7 Gbps
Cálculo de TechiesJournal: 2048 × 11.7 Gbps ÷ 8 = 3.00 TB/s
Samsung informa de una velocidad constante de 11.7 Gbps. Micron informa de más de 11 Gb/s y más de 2.8 TB/s, lo que encaja con el mismo cálculo.
13 Gbps
Cálculo de TechiesJournal: 2048 × 13 Gbps ÷ 8 = 3.33 TB/s
Samsung afirma que su HBM4 puede llegar hasta 13 Gbps, con un máximo de 3.3 TB/s por pila, lo que coincide con este resultado.
Un pico teórico por pila calculado a partir del ancho de la interfaz y la velocidad por pin. No es el caudal de datos de un sistema completo, y las cifras son las de los propios fabricantes.
Los tres fabricantes describen su HBM4 de formas distintas, en fechas distintas y con bases de prueba distintas. La tabla recoge lo que informó cada uno y es un registro de afirmaciones, no un benchmark.
| Empresa | Etapa informada | Velocidad por pin | Ancho de banda por pila | Afirmación de eficiencia energética y su referencia declarada |
|---|---|---|---|---|
| SK hynix | Desarrollo completado y sistema de producción en masa preparado, 12 de septiembre de 2025 | Más de 10 Gbps | El doble que la generación anterior | Mejorada en más de un 40 %, sin referencia indicada en el comunicado |
| Samsung | Inicio de la producción en masa y envíos comerciales, 12 de febrero de 2026 | 11.7 Gbps, hasta 13 Gbps | Hasta 3.3 TB/s | Un 40 % mejor que la HBM3E |
| Micron | Producción en gran volumen de HBM4 de 36 GB y 12 capas, según su página de producto | Más de 11 Gb/s | Más de 2.8 TB/s, según las pruebas internas de Micron | Más de un 20 % mejor que la HBM3E |
La capacidad depende del número de capas apiladas. Samsung ofrece HBM4 de 24 GB a 36 GB con apilamiento de 12 capas y prevé un apilamiento de 16 capas para llegar hasta 48 GB, mientras que la página de producto de Micron incluye una pila de 36 GB y 12 capas. SK hynix también afirma que espera hasta un 69 % más de rendimiento en servicios de IA con su HBM4, una proyección de la empresa que depende del sistema que la rodea.
Como la etapa, la fecha y la base de prueba difieren, las tres filas no deben clasificarse unas frente a otras. La comparación útil es la que haría un comprador con un acelerador concreto, una altura de pila concreta y una carga de trabajo concreta. Fuentes: SK hynix, 12 de septiembre de 2025, Samsung, 12 de febrero de 2026 y Micron.
El suministro y el costo determinan lo que se construye
La memoria no es solo una cuestión de rendimiento. TrendForce prevé que el suministro de HBM siga limitado hasta 2027 y ha elevado su previsión de precios de la HBM para 2027: proyecta que el precio medio de venta combinado suba un 121 % interanual. Son previsiones, y dependen del rendimiento de fabricación, la producción y la demanda, que pueden cambiar.
Una respuesta es cambiar cuánta HBM lleva cada acelerador. TrendForce informa de que los fabricantes de GPU y ASIC están considerando pilas de 8 capas en lugar de los planes anteriores de pilas de 12 capas, por la limitación del suministro y el aumento de los costos de los sistemas, no por una demanda más débil. Menos capas reducen el costo por pila y permiten que la misma producción de HBM abastezca a más aceleradores.
Por qué una pila de 8 capas no es más barata por gigabit
Cambia entre una pila HBM de 12 capas y una de 8 capas para ver qué se comparte y qué no.
Pila de 12 capas
Doce capas DRAM comparten el costo de un único die base. TrendForce afirma que los planes anteriores de muchas GPU y ASIC partían de esta altura.
Pila de 8 capas
Ocho capas reducen el costo por pila y la lista de materiales total del acelerador. El costo del die base no baja en proporción, así que el costo por gigabit es mayor. TrendForce prevé una prima de aproximadamente entre un 10 y un 20 % por gigabit en 2027, una previsión.
Un dibujo simplificado de la explicación de TrendForce, no un modelo de costos. Las únicas cifras son la previsión de TrendForce.
Sin embargo, menos capas no abaratan la memoria por gigabit. Cada pila HBM necesita un die base cuyo costo no baja en proporción al número de capas DRAM, así que una pila de 8 capas reparte ese costo entre menos capacidad. TrendForce prevé que los productos de 8 capas tengan una prima de aproximadamente entre un 10 y un 20 % por gigabit frente a los de 12 capas en 2027, y no espera que los recortes de capacidad inviertan la tendencia general de subida de precios de la HBM.
La DRAM convencional sufre la misma presión. TrendForce proyecta que los precios de contrato de la DRAM convencional suban entre un 10 y un 15 % intertrimestral en el 4T26, afirma que los proveedores siguen dando prioridad a la capacidad de procesos avanzados para productos de servidor de alto rendimiento y prevé que la DRAM para servidores siga con un suministro insuficiente en el 4T26. Entre las limitaciones, menciona el suministro de componentes, la capacidad de encapsulado y pruebas, y la flexibilidad de la producción front-end. También afirma que el suministro de DRAM para PC podría disminuir en 2027 a medida que más capacidad se traslade a los servidores. Fuentes: TrendForce, 29 de septiembre de 2026 y TrendForce, 30 de septiembre de 2026.
El anuncio de CXMT se refiere a la DRAM convencional, no a la HBM4
La carrera de la memoria no se limita a los tres fabricantes anteriores. El 20 de septiembre de 2026, CXMT anunció la producción en masa de su plataforma tecnológica de DRAM de quinta generación, que denomina G5, en la World Manufacturing Convention 2026 de Hefei (CXMT, 20 de septiembre de 2026).
CXMT afirma que G5 alcanza un semipaso (half-pitch) de área activa de 11.95 nm y al menos un 50 % más de dies por oblea que su plataforma anterior, normalizado a una densidad de referencia de 8 Gb, y que está reduciendo la distancia con lo que denomina las plataformas de memoria de producción en volumen más avanzadas del mundo. Los primeros productos que nombró son dos chips LPDDR5X de 24 Gb por die, destinados a smartphones y a dispositivos electrónicos de consumo portátiles, y afirma que ya están en producción en masa.
Se trata de un anuncio sobre DRAM convencional de bajo consumo para dispositivos de consumo. No dice nada sobre la HBM4, y una posición más fuerte en DRAM convencional no demuestra que CXMT esté produciendo HBM a escala comercial. La distinción importa y, según la lectura de TechiesJournal, también explica por qué el anuncio merece atención de todos modos, porque TrendForce informa de que la HBM y la DRAM convencional compiten por una capacidad limitada de procesos avanzados y de obleas.
Qué significa esto para quienes planifican infraestructura de IA
Esta sección es la lectura que hace TechiesJournal de las fuentes, no una recomendación de ningún fabricante. Los puntos prácticos se desprenden de lo que informan las fuentes.
- Pide la configuración de memoria, no solo el nombre del procesador. La generación de HBM, la altura de pila, la capacidad por acelerador y el proveedor de memoria influyen en lo que ofrece un sistema y en lo que cuesta.
- Compara las cifras de los proveedores sobre la misma base. La velocidad por pin, la altura de pila, las condiciones de prueba y la etapa de producción varían de un anuncio a otro, y el ancho de banda teórico de una pila no es el caudal de datos de un sistema completo.
- Planifica para un suministro ajustado y precios al alza. La previsión de TrendForce llega hasta 2027, pero las previsiones cambian, así que deja margen para revisiones.
- No olvides la memoria convencional de los servidores. Los servidores de uso general, incluidos los que ejecutan cargas de trabajo de IA agéntica, usan módulos DRAM convencionales, y TrendForce prevé que la DRAM para servidores siga con un suministro insuficiente en el 4T26.
- Trata los anuncios como anuncios. Un hito de desarrollo, un primer envío y la producción en gran volumen son etapas distintas, y cada fuente de este artículo indica a cuál se refiere.
La carrera de la memoria consiste en ver quién puede fabricar suficiente memoria del tipo adecuado, apilarla, encapsularla y entregarla a tiempo. Para quien compra o construye capacidad de IA, eso determina ahora el costo y la disponibilidad tanto como el procesador.
Para profundizar
Fuentes revisadas el 21 de octubre de 2026. Las cifras de los fabricantes las informan las propias empresas y las cifras de mercado son previsiones. No se afirma ningún benchmark independiente.
Anuncios de los fabricantes
- SK hynix, Completes World’s First HBM4 Development and Readies Mass Production, 12 de septiembre de 2025, finalización del desarrollo y preparación para la producción en masa.
- Samsung, Ships Industry-First Commercial HBM4, 12 de febrero de 2026, envíos y especificaciones informados por la empresa.
- Micron, High-bandwidth memory (HBM), catálogo de productos y descripción de la etapa actual de cada producto.
- CXMT, Announces Mass Production of 5th-Generation DRAM Technology Platform, 20 de septiembre de 2026, DRAM convencional y LPDDR5X.
Estudios de mercado
- TrendForce, HBM Supply Constraints Persist, 2027 Price Outlook Revised Upward, 29 de septiembre de 2026, previsiones.
- TrendForce, AI Server Demand Sustains Memory Contract Price Increases in 4Q26, 30 de septiembre de 2026, previsiones.
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- Qué es la HBM y por qué la memoria limita a la IA (en inglés), para los fundamentos de la HBM en los que se basa este artículo.
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